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Superschnelle DDR5-Speichermodule zu Händen kommende Server

Superschnelle DDR5-Speichermodule zu Händen kommende Server

Superschnelle DDR5-Speichermodule für kommende Server

Rund 66 v. H. höhere Datentransferraten pro Speicherkanal sollen DDR5-Speichermodule zu Händen Server liefern, die die koreanische Firma SK Hynix in Zusammenwirken mit Intel und Renesas entwickelt hat. Nun kommen gängige DDR5-SDRAM-Speicherchips jener Geschwindigkeitsklasse DDR5-4800 zum Kaution. Hinaus einem Registered DIMM (RDIMM) zu Händen Server zusammengeschaltet würden solche Kartoffelchips insgesamt 38,4 Gigabyte an Datenmaterial pro Sekunde liefern (38,4 GByte/s).

Durch zusammenführen Trick namens Multiplexer Combined Ranks (MCR) lieferen MCR-RDIMMs mit mindestens zwei Ranks zugegeben viel höhere Datentransferraten, solange wie jener Speichercontroller die MCR-Technologie ebenfalls beherrscht. Ein zusätzlicher Pufferchip (Buffer/Multiplexer) uff dem RDIMM verteilt unterdies die Zugriffe uff je zwei Ranks und sendet sie dann mit höherer Signalisierungsrate gut den Speicherkanal an den Speichercontroller.

Laut SK Hynix schafft jener von Renesas entwickelte MCR-Buffer Signalisierungsraten von solange bis zu 8 Gigatransfers pro Sekunde, dies entspricht DDR5-8000 beziehungsweise 64 GByte/s uff dem Speicherkanal.

Im Grunde führt die MCR-Technologie dies “Prefetching”-Basiskonzept extern weiter, dies im Inneren von Zone-RAM schon seit dem Zeitpunkt vielen Jahren zum Kaution kommt: Intrinsisch von SDRAM-Kartoffelchips funktionieren mehrere Bänke (Banks) parallel. Die I/O-Multiplexer in den SDRAMs senden solche Datenmaterial dann sequenziell gut den Speicherkanal. Dies klappt zweite Geige in die umgekehrte Richtung beim Schreiben von Datenmaterial in die DRAM-Speicherzellen.

Qua Rank bezeichnet man im Rahmen Speichermodulen (Dual Inline Memory Modules, DIMMs) eine Menge von DRAM-Kartoffelchips, die zusammen 64 Datensignalleitungen nach sich ziehen: Darum je acht einzelne x8-Kartoffelchips mit je acht Leitungen beziehungsweise 16 x4-Kartoffelchips oder nur vier x16-Kartoffelchips. Hinaus JEDEC-konformen RDIMMs sind nur x4- oder x8-Kartoffelchips zulässig. ECC-RDIMMs zu Händen Server mit Error Correction Kode zum Schutzmechanismus gegen Bitfehler nach sich ziehen zusätzliche DRAM-Bausteine; im Rahmen DDR5-RDIMMs sind dies je zwei pro Rank.

Sogar im Rahmen normalen DDR5-RDIMMs funktionieren die einzelnen Ranks weitgehend unabhängig voneinander, den jeweils gewünschnten Rank angesprochen jener Speichercontroller mit dem Chip-Select-Symbol (CS#). Zwischen MCR-RDIMMs sollen BIOS und Speichercontroller die physischen RAM-Adressen so geschickt verteilen, dass sich Datenblöcke uff mehrere Ranks verteilen. Denn aufeinanderfolgende Zugriffe uff denselben Rank kann die MCR-Technologie nicht beschleunigen.

Dieser Buffer uff dem MCR-DIMM multiplext die Datensignalleitungen von zwei Ranks.

(Skizze: SK Hynix)

SK Hynix hat im Rahmen jener Bekanntgabe jener DDR5-MCR-RDIMMs nicht verraten, welche kommenden Serverprozessoren von Intel die MCR-Technologie vermögen werden. Z. Hd. den 10. Januar 2023 hat Intel durchaus die Vorstellung des erheblich verspäteten Xeon Scalable Processor Gen4 “Sapphire Rapids” angekündigt. Welche Xeon-SP-Generation wird acht DDR5-RAM-Kanäle ansteuern; jener konkurrierende AMD Epyc 9004 “Genoa” hingegen zwölf.

Den Xeon SP Gen4 wird es durchaus zweite Geige qua “Xeon Max” mit superschnellem High Bandwidth Memory (HBM) unverändert im CPU-Kasten spendieren. Dies HBM kann zusätzlich mit DDR5-RDIMMs funktionieren und etwa qua schneller Puffer (Cache-Memory) fungieren. AMD wiederum plant Genoa-X-Typen mit aufgestapeltem L3-Cache-Memory.

Siehe dazu zweite Geige:


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(ciw)

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